Aldec

Acuerdo Aldec ( Henderson, NV 89074 USA ) Distribución y soporte de sus herramientas de diseño y verificación. Con este acuerdo ponemos a disposición de nuestro socios y clientes las herramientas de Aldec con soporte en la región en español

 

Active-HDL FPGA Design and Simulation

Diseño y Simulación para FPGA

Active-HDL™ es una solución de Diseño y Verificación especialmente concebido para trabajo en equipo tanto local como remoto. Es un entorno de desarrollo rápido todo integrado basado en Windows® que da soporte a HDLs, modo gráfico y simulación lógica de lenguajes mistos.

 

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El manejador de proyectos soporta más de 120 herramientas EDA y FPGA, en las fases de codificación , simulación, síntesis e implementación. Los equipos de proyectistas pueden adoptar una plataforma común para todo el proyecto FPGA. Active-HDL soporta los fabricantes de FPGA líderes en la industria; Altera®, Atmel®, Lattice®, Microsemi™ (Actel), Quicklogic®, Xilinx® y más.

 

Principales Características y Beneficios


Manejador de Proyecto
  • Entorno manejador de proyectos optimizado para trabajo en equipo local o remoto

  • Flujo de proyecto configurable para más de 120 herramientas de proveedores de FPGA/EDA permite a los equipos de ingeniería usar solo una plataforma para todo el proceso de desarrollo FPGA

Codificación en modo Gráfico y/o Texto
  • Cree proyectos rápidamente usando texto, esquemas y diagramas de estado

  • Proteja su conocimiento y provea IPs usando la más segura Interoperable Encryption

Simulación y Debug
  • Potente kernel común que soporta simulación de proyectos con más de un lenguaje; VHDL, Verilog, SystemVerilog(Projecto) y SystemC

  • Asegure la calidad del código y la robustez usando depuración gráfica interactiva y las herramientas de calidad del código

  • Use las herramientas de análisis de cobertura de código para identificar las partes no probadas del proyecto

  • Mejore la calidad de la verificación y encuentre más errores con ABV - Assertion-Based Verification (SVA, PSL, OVA)

  • Elimine la brecha entre la simulación HDL y la simulación matemática de alto nivel para bloques DSP usando la interfaz con MATLAB®/Simulink®

Documentación HTML/PDF
  • Genere un resumen inteligente del proyecto y una presentación fácil de entender en forma gráfica usando el conversor HDL para esquemático

  • Comparta la información rápidamente con el generador automático de Documentación de Proyecto en HTML y PDF