Diseño con FPGA en VHDL


Curso de base destinado a proyectistas formados interesados en ampliar sus conocimientos de diseño con arquitecturas de lógica programable del tipo FPGA y CPLD. El curso presenta los conceptos fundamentales y de base de la lógica programable, las diferentes arquitecturas disponibles en el mercado, herramientas de diseño y metodología de proyecto. Se concentra en los aspectos prácticos del diseño con lógica programable sin perder el contacto con la base teórica y la experiencia indispensable para crear diseños prácticos, industriales, robustos y tan simples como sea posible. Incluye aulas teóricas y laboratorios de practica. Dictado por ingenieros de proyecto


Objetivos

  • Proporcionar a los asistentes una base sólida de las arquitecturas y sus recursos dedicados.
  • Uso del lenguaje de descripción de hardware (VHDL) optimizado para las arquitecturas FPGA y optimizado para simulación.
  • Comprender la relación entre el lenguaje de descripción de hardware y su correspondiente implementación física.
  • Aplicar una metodología de diseño para reducir los ciclos de diseño/verificación y obtener resultados en el menor plazo posible.
  • Aprender técnicas de diseño basadas en la experiencia de Walter D. Gallegos como centro de diseño y consultora para crear diseños robustos.

Requisitos previos

  • Fundamentos de diseño digital.

Puntos destacados del temario

  • Arquitecturas FPGA.
  • Slices y recursos lógicos.
  • Memoria distribuida y bloques de memoria.
  • Funciones aritméticas y recursos dedicados.
  • Gestión de relojes.
  • Los Bancos de IO.
  • Lenguaje VHDL para síntesis.
  • Fundamentos del lenguaje.
  • La pareja Entidad – Arquitectura.
  • Reglas principales al declarar los puertos.
  • Declaración de señales internas.
  • Tipos predefinidos y tipos del usuario.
  • Operadores, Señales, Variables y Constantes.
  • Tipos de instrucciones.
  • Estilo de escritura del código VHDL optimizado para síntesis.
  • Código escrito y representación física.
  • Código genérico.
  • Metodología de proyecto.
  • Diseño síncrono.
  • Diseño jerárquico.
  • VHDL para simulación,
  • Banco de pruebas en VHDL.
  • Simulación funcional.

Herramientas e Implementación

  • Restricciones para colocación de los IO.
  • Restricciones de tiempos
  • Analizador estático de tiempos.
  • Implementación y Verificación.
  • Inserción de puntos de test.
  • Analizador lógico embarcado.

Carga Horaria y Prácticos

50% teoría, 50% prácticos

Todos los temas desarrollados durante el curso son aplicados en las secciones de práctica.
La carga horaria de cada uno de los temas y los ejercicios prácticos pueden ser adaptados según las necesidades de los asistentes.

Documentación

Proporcionamos toda la documentación necesaria para el curso y los prácticos en español.

Soporte posterior al curso

Ofrecemos a los asistentes al curso 6 meses de soporte por correo electrónico para esclarecer dudas sobre los temas tratados en el mismo.